“TSMC, 2나노 수율 60% 확보, 예상보다 빨라”
삼성 파운드리는 20~30%… “아직 10개월 남았다”
달라진 삼성 파운드리 “올해 반등 계기 마련”
올해 최첨단 파운드리(반도체 위탁생산) 시장의 최대 승부처가 될 것으로 예상되는 2나노 공정 수율 확보를 위해 삼성전자와 TSMC가 총력전을 펼치고 있다. 현재까지는 TSMC가 양산 가능한 수율에 근접한 것으로 알려지면서 삼성전자를 앞서고 있지만, 삼성전자 역시 3나노 실패와 달리 2나노는 비교적 순항하고 있는 것으로 알려졌다.
26일 업계에 따르면 TSMC의 2나노 공정 수율은 현재 60%를 초과했으며 기존보다 생산능력도 확대할 것으로 알려졌다. TSMC는 올해 말 2나노 양산에 돌입할 예정이다. 삼성전자 역시 연내 양산이 목표인 것으로 알려졌지만, 수율 상황에 따라 내년으로 양산 시기가 늦춰질 가능성도 있다.
이날 대만 자유시보는 TSMC 관계자의 말을 인용해 “TSMC의 수율이 예상보다 양호한 수준인 만큼 최종 월 생산능력 목표를 10만장으로 늘려 추진 중”이라고 했다. 우선 올해 말까지는 월 생산능력을 5만장에서 최대 8만장으로 늘릴 전망이다.
고객사 주문을 받아 칩을 대량 양산하기 위해서는 70% 수준의 수율 확보가 필수적이다. 업계에서는 TSMC가 현재 60%의 수율을 확보했다면, 남은 기간 동안 무난히 양산 수율 70% 이상을 달성할 것으로 관측하고 있다. 이미 2나노 생산라인을 확장하고 있다는 것은 그만큼 자신감이 있다는 의미로 해석된다.
2나노 공정의 경우 기존 트랜지스터 구조가 변경되며 개발 비용과 설계 난도가 크게 증가한다. 정교한 본딩과 높은 웨이퍼 평탄도가 요구되며 원자층증착(ALD) 공정이 고도화되기 때문에 3나노에서 사용되던 다수의 핵심 장비를 교체하고 셋업하는 작업이 필요할 것으로 알려졌다. TSMC는 2나노 공정 웨이퍼의 장당 가격을 3만달러로 책정했는데, 이는 4나노, 5나노 웨이퍼 가격의 2배 수준이다.
삼성전자 파운드리사업부는 지난 수년간 매달려온 3나노 게이트올어라운드(GAA) 공정의 실책을 사실상 인정하며, 2나노부터 반전의 계기를 마련한다는 방침을 세웠다. 올해 새롭게 취임한 한진만 파운드리사업부장(사장)은 기술 혁신과 생산 효율성 제고를 핵심으로, 전략적 파트너십 강화와 시장 포지셔닝 개선에 초점을 맞추고 있다.
현재 삼성전자의 2나노 수율은 20~30% 수준으로 알려져 있지만, 3년 내내 수율 확보에 어려움을 겪었던 3나노 공정과 비교하면 속도가 빠르다는 분석도 나온다. 양산 시점까지 10개월가량 남아 있기 때문에 이 기간 안에 양산 공정을 안정화한다면 TSMC와 비슷한 시기에 대량 양산 수주를 따낼 기회가 남아있다.
앞서 삼성전자 파운드리사업부는 지난해 4분기부터 화성사업장에 있는 파운드리 라인 ‘S3′에 2나노 생산라인을 구축하기 위해 장비를 반입하기 시작했다. 12인치 웨이퍼 기준으로 월 1만5000장 안팎의 생산이 가능한 기존 3나노 라인을 2나노 공정으로 전환한다는 방침이다. 이르면 올해부터 주요 고객사들의 2나노 칩을 테스트 생산할 것으로 관측된다.
업계 관계자는 “TSMC의 2나노 수율이 당초 예상보다 빠르게 올라오면서 삼성전자의 열세가 불가피해 보이지만, 삼성전자 역시 3나노보다 2나노 공정이 안정적으로 개발되고 있다”며 “최근 4나노 공정 수율이 최대 80%까지 상승하는 등 기술적으로 개선된 모습을 보이고 있어 긍정적인 측면이 있다”고 했다.
삼성 파운드리는 20~30%… “아직 10개월 남았다”
달라진 삼성 파운드리 “올해 반등 계기 마련”
삼성전자 평택캠퍼스./삼성전자 제공
올해 최첨단 파운드리(반도체 위탁생산) 시장의 최대 승부처가 될 것으로 예상되는 2나노 공정 수율 확보를 위해 삼성전자와 TSMC가 총력전을 펼치고 있다. 현재까지는 TSMC가 양산 가능한 수율에 근접한 것으로 알려지면서 삼성전자를 앞서고 있지만, 삼성전자 역시 3나노 실패와 달리 2나노는 비교적 순항하고 있는 것으로 알려졌다.
26일 업계에 따르면 TSMC의 2나노 공정 수율은 현재 60%를 초과했으며 기존보다 생산능력도 확대할 것으로 알려졌다. TSMC는 올해 말 2나노 양산에 돌입할 예정이다. 삼성전자 역시 연내 양산이 목표인 것으로 알려졌지만, 수율 상황에 따라 내년으로 양산 시기가 늦춰질 가능성도 있다.
이날 대만 자유시보는 TSMC 관계자의 말을 인용해 “TSMC의 수율이 예상보다 양호한 수준인 만큼 최종 월 생산능력 목표를 10만장으로 늘려 추진 중”이라고 했다. 우선 올해 말까지는 월 생산능력을 5만장에서 최대 8만장으로 늘릴 전망이다.
고객사 주문을 받아 칩을 대량 양산하기 위해서는 70% 수준의 수율 확보가 필수적이다. 업계에서는 TSMC가 현재 60%의 수율을 확보했다면, 남은 기간 동안 무난히 양산 수율 70% 이상을 달성할 것으로 관측하고 있다. 이미 2나노 생산라인을 확장하고 있다는 것은 그만큼 자신감이 있다는 의미로 해석된다.
2나노 공정의 경우 기존 트랜지스터 구조가 변경되며 개발 비용과 설계 난도가 크게 증가한다. 정교한 본딩과 높은 웨이퍼 평탄도가 요구되며 원자층증착(ALD) 공정이 고도화되기 때문에 3나노에서 사용되던 다수의 핵심 장비를 교체하고 셋업하는 작업이 필요할 것으로 알려졌다. TSMC는 2나노 공정 웨이퍼의 장당 가격을 3만달러로 책정했는데, 이는 4나노, 5나노 웨이퍼 가격의 2배 수준이다.
삼성전자 파운드리사업부는 지난 수년간 매달려온 3나노 게이트올어라운드(GAA) 공정의 실책을 사실상 인정하며, 2나노부터 반전의 계기를 마련한다는 방침을 세웠다. 올해 새롭게 취임한 한진만 파운드리사업부장(사장)은 기술 혁신과 생산 효율성 제고를 핵심으로, 전략적 파트너십 강화와 시장 포지셔닝 개선에 초점을 맞추고 있다.
현재 삼성전자의 2나노 수율은 20~30% 수준으로 알려져 있지만, 3년 내내 수율 확보에 어려움을 겪었던 3나노 공정과 비교하면 속도가 빠르다는 분석도 나온다. 양산 시점까지 10개월가량 남아 있기 때문에 이 기간 안에 양산 공정을 안정화한다면 TSMC와 비슷한 시기에 대량 양산 수주를 따낼 기회가 남아있다.
앞서 삼성전자 파운드리사업부는 지난해 4분기부터 화성사업장에 있는 파운드리 라인 ‘S3′에 2나노 생산라인을 구축하기 위해 장비를 반입하기 시작했다. 12인치 웨이퍼 기준으로 월 1만5000장 안팎의 생산이 가능한 기존 3나노 라인을 2나노 공정으로 전환한다는 방침이다. 이르면 올해부터 주요 고객사들의 2나노 칩을 테스트 생산할 것으로 관측된다.
업계 관계자는 “TSMC의 2나노 수율이 당초 예상보다 빠르게 올라오면서 삼성전자의 열세가 불가피해 보이지만, 삼성전자 역시 3나노보다 2나노 공정이 안정적으로 개발되고 있다”며 “최근 4나노 공정 수율이 최대 80%까지 상승하는 등 기술적으로 개선된 모습을 보이고 있어 긍정적인 측면이 있다”고 했다.