IEEE “2나노 공정부터 후면전력공급 필수 적용”
인텔, 올해 말 선보일 제품에 적용… 삼성전자, TSMC도 추격
삼성전자, 인텔, TSMC가 차세대 인공지능(AI) 반도체 시장 선점을 위해 2나노 공정에 ‘후면전력공급(BSPDN)’ 기술을 적용할 예정이다. 내년 이후 본격화되는 2나노 시장에서 해당 기술이 승부처가 될 것이라는 관측이 나오고 있다.
3일 업계에 따르면 국제전기전자공학회(IEEE)는 최근 진행된 학회에서 2나노 공정부터 전력 효율성 문제로 BSPDN 기술이 필수적으로 채택될 것으로 전망했다. 특히 올해 말 공개되는 인텔의 첫 2나노 공정을 시작으로 삼성전자, TSMC가 추격에 나서면서 상용화 경쟁이 불붙을 것으로 예상됐다.
BSPDN은 아직 상용화 사례가 전무한 새로운 반도체 공정이다. 일반적으로 반도체에 전력을 공급하기 위해서는 공정상 편의 때문에 회로가 그려진 웨이퍼 윗면에 전력 공급선을 배치해 왔다. 하지만 회로가 미세화하면서 회로와 전력선을 한면에 새기기가 어려워졌다. 또 회로 간격이 좁아지면서 간섭이 발생해 제조, 설계상의 어려움이 가중되고 있다.
후면전력공급은 이 같은 한계를 극복할 수 있는 기술이다. 전력선을 웨이퍼 뒷면에 배치, 회로와 전력 공급 공간을 분리하면서 전력 효율을 최대치로 끌어올리는 한편 반도체 성능도 높일 수 있다. 전체 칩 면적을 줄이는 데에도 효과적이다. 특히 모바일 애플리케이션프로세서(AP) 생산 과정에서 칩 사이즈 소형화에 기여할 것으로 보인다.
삼성전자, 인텔, TSMC 중에서는 인텔이 가장 먼저 BSPDN을 상용화할 것으로 보인다. 인텔은 이미 ‘파워비아’라는 이름으로 후면전력공급 기술 상용화 계획을 밝힌 바 있으며, 올해 말 선보이는 20A(2나노급) 공정에 파워비아를 도입한다. 인텔이 올 4분기 선보일 데스크톱 PC용 프로세서 ‘애로레이크’는 20A 공정에서 생산되며, 파워비아가 적용된다.
인텔 관계자는 “이 기술은 배선의 역할을 전류 전달과 신호 전달로 나누고, 이를 분리해 반도체 전·후면에 각각 배치하는 방식”이라며 “전원을 공급하는 배선을 웨이퍼 뒤에 형성해 핵심 소자층에 전원을 공급하게 된다. 이 방식을 사용하면 로직 위의 핵심 배선층의 밀도를 높여 전체적인 밀도가 향상된다”고 했다. 이어 “전력공급 경로가 간단해지면서 노이즈를 줄이고, 전류 공급 효율도 높일 수 있는 장점이 있다”고 설명했다.
삼성전자와 TSMC 역시 내년부터 이 기술을 도입하기 위해 물밑 경쟁 중이다. 삼성전자의 경우 당초 2027년쯤으로 예정된 상용화 시점을 앞당겼다. 일각에선 삼성전자가 1.7나노 공정부터 후면전력공급 기술을 도입할 것으로 알려졌지만, 로드맵을 수정하고 2나노 공정 양산이 시작되는 내년부터 해당 기술을 도입할 것으로 관측된다. 지난 2월 삼성전자는 BSPDN 개발 과정에서 2개의 서로 다른 ARM 코어를 사용해 칩 면적을 각각 10%, 19% 줄였으며, 칩 성능과 주파수 효율 등을 한자릿수 수준으로 향상시킨 것으로 알려졌다.
TSMC 역시 BSPDN 기술을 2나노부터 적용한다는 방침이다. 아직 구체적인 기술 내용은 공개되지 않았다. 현지 외신 등을 종합하면 ‘N2P’ 공정에 적용될 예정이며, 내년부터 양산에 돌입할 예정이다. N2P는 3나노 공정 ‘N3E’ 대비 클럭 수는 15~20% 향상되고 소비 전력은 30~40% 절감되는 등 성능을 비약적으로 끌어올린 공정으로 알려졌다.
인텔, 올해 말 선보일 제품에 적용… 삼성전자, TSMC도 추격
전력 배선을 실리콘 후면에 배치해 배선 면적의 경합을 줄인 ‘파워비아’./인텔 제공
삼성전자, 인텔, TSMC가 차세대 인공지능(AI) 반도체 시장 선점을 위해 2나노 공정에 ‘후면전력공급(BSPDN)’ 기술을 적용할 예정이다. 내년 이후 본격화되는 2나노 시장에서 해당 기술이 승부처가 될 것이라는 관측이 나오고 있다.
3일 업계에 따르면 국제전기전자공학회(IEEE)는 최근 진행된 학회에서 2나노 공정부터 전력 효율성 문제로 BSPDN 기술이 필수적으로 채택될 것으로 전망했다. 특히 올해 말 공개되는 인텔의 첫 2나노 공정을 시작으로 삼성전자, TSMC가 추격에 나서면서 상용화 경쟁이 불붙을 것으로 예상됐다.
BSPDN은 아직 상용화 사례가 전무한 새로운 반도체 공정이다. 일반적으로 반도체에 전력을 공급하기 위해서는 공정상 편의 때문에 회로가 그려진 웨이퍼 윗면에 전력 공급선을 배치해 왔다. 하지만 회로가 미세화하면서 회로와 전력선을 한면에 새기기가 어려워졌다. 또 회로 간격이 좁아지면서 간섭이 발생해 제조, 설계상의 어려움이 가중되고 있다.
후면전력공급은 이 같은 한계를 극복할 수 있는 기술이다. 전력선을 웨이퍼 뒷면에 배치, 회로와 전력 공급 공간을 분리하면서 전력 효율을 최대치로 끌어올리는 한편 반도체 성능도 높일 수 있다. 전체 칩 면적을 줄이는 데에도 효과적이다. 특히 모바일 애플리케이션프로세서(AP) 생산 과정에서 칩 사이즈 소형화에 기여할 것으로 보인다.
삼성전자, 인텔, TSMC 중에서는 인텔이 가장 먼저 BSPDN을 상용화할 것으로 보인다. 인텔은 이미 ‘파워비아’라는 이름으로 후면전력공급 기술 상용화 계획을 밝힌 바 있으며, 올해 말 선보이는 20A(2나노급) 공정에 파워비아를 도입한다. 인텔이 올 4분기 선보일 데스크톱 PC용 프로세서 ‘애로레이크’는 20A 공정에서 생산되며, 파워비아가 적용된다.
인텔 관계자는 “이 기술은 배선의 역할을 전류 전달과 신호 전달로 나누고, 이를 분리해 반도체 전·후면에 각각 배치하는 방식”이라며 “전원을 공급하는 배선을 웨이퍼 뒤에 형성해 핵심 소자층에 전원을 공급하게 된다. 이 방식을 사용하면 로직 위의 핵심 배선층의 밀도를 높여 전체적인 밀도가 향상된다”고 했다. 이어 “전력공급 경로가 간단해지면서 노이즈를 줄이고, 전류 공급 효율도 높일 수 있는 장점이 있다”고 설명했다.
삼성전자와 TSMC 역시 내년부터 이 기술을 도입하기 위해 물밑 경쟁 중이다. 삼성전자의 경우 당초 2027년쯤으로 예정된 상용화 시점을 앞당겼다. 일각에선 삼성전자가 1.7나노 공정부터 후면전력공급 기술을 도입할 것으로 알려졌지만, 로드맵을 수정하고 2나노 공정 양산이 시작되는 내년부터 해당 기술을 도입할 것으로 관측된다. 지난 2월 삼성전자는 BSPDN 개발 과정에서 2개의 서로 다른 ARM 코어를 사용해 칩 면적을 각각 10%, 19% 줄였으며, 칩 성능과 주파수 효율 등을 한자릿수 수준으로 향상시킨 것으로 알려졌다.
TSMC 역시 BSPDN 기술을 2나노부터 적용한다는 방침이다. 아직 구체적인 기술 내용은 공개되지 않았다. 현지 외신 등을 종합하면 ‘N2P’ 공정에 적용될 예정이며, 내년부터 양산에 돌입할 예정이다. N2P는 3나노 공정 ‘N3E’ 대비 클럭 수는 15~20% 향상되고 소비 전력은 30~40% 절감되는 등 성능을 비약적으로 끌어올린 공정으로 알려졌다.